비반전 연산 증폭기

 

비반전 연산 증폭기

연산 증폭기 회로의 두 번째 기본 구성은 비반전 연산 증폭기 설계의 구성입니다.

비반전 연산 증폭기 구성에서 입력 전압 신호(  V IN  )는 비반전(  +  ) 입력 단자에 직접 적용됩니다. 이는 증폭기의 출력 이득이 "+" 값과 대조적으로 "양수"가 됨을 의미합니다. 출력 이득 값이 음수인 마지막 튜토리얼에서 본 반전 증폭기” 회로입니다. 그 결과 출력 신호가 입력 신호와 "동위상"이 됩니다.

비반전 연산 증폭기의 피드백 제어는  Rf – R2 전압 분배기 네트워크를 통해 출력 전압 신호의 작은 부분을 반전( –  ) 입력 단자 에 다시 적용하여 다시 네거티브 피드백을 생성함으로써 달성됩니다. 이 폐쇄 루프 구성은 매우 우수한 안정성, 매우 높은 입력 임피던스, 양극 입력 단자로 전류가 흐르지 않기 때문에 무한대에 접근하는 Rin (이상적인 조건) 및 낮은 출력 임피던스인 Rout을 갖는 비반전 증폭기 회로를 생성합니다. 아래에.

비반전 연산 증폭기 구성

이전 반전 증폭기 튜토리얼에서 우리는 이상적인 연산 증폭기에 대해 증폭기의 "입력 단자에 전류가 흐르지 않는다" 고 "V1은 항상 V2와 같다"고 말했습니다 . 이는 입력과 피드백 신호(  V1  )의 접합이 동일한 전위에 있기 때문입니다.

 

즉, 접합점은 "가상 접지"의 합산 지점입니다. 이 가상 접지 노드로 인해 저항기 Rf 및 R2는 비반전 증폭기 전체에 걸쳐 간단한 전위 분배기 네트워크를 형성하며 회로의 전압 이득은 아래와 같이 R2 및 Rf 의 비율에 의해 결정됩니다.

등가 전위 분배기 네트워크

그런 다음 전위 분배기 네트워크의 출력 전압을 계산하는 공식을 사용하여 비반전 증폭기 의 폐쇄 루프 전압 이득( A V  ) 을 다음과 같이 계산할 수 있습니다  .

비반전 연산 증폭기 이득

그러면 비반전 연산 증폭기 의 폐쇄 루프 전압 이득은 다음과 같이 주어집니다.

 

위의 방정식에서 볼 수 있듯이 비반전 증폭기의 전체 폐쇄 루프 이득은 항상 더 크지만 1(1)보다 작지는 않습니다. 이는 본질적으로 양수이며 Rf 값의 비율에 의해 결정됩니다. 그리고 R2 .

피드백 저항 Rf 의 값이 0이면 증폭기의 이득은 정확히 1(1)과 같습니다. 저항 R2 가 0이면 이득은 무한대 에 가까워지지만 실제로는 연산 증폭기 개방 루프 차동 이득(AO ) 으로 제한됩니다   .

그림과 같이 입력 연결을 변경하기만 하면 반전 연산 증폭기 구성을 비반전 증폭기 구성으로 쉽게 변환할 수 있습니다.

전압 팔로워(단위 이득 버퍼)

피드백 저항기 Rf를 0으로 만들고 ( Rf = 0 ), 저항기 R2를 무한대로 만들면( R2 =  ) , 결과 회로는 모든 값과 같이 "1"(1)의 고정 이득을 갖게 됩니다. 출력 전압은 반전 입력 단자(네거티브 피드백)로 피드백됩니다. 이 구성은 "단위 이득 버퍼"라고도 알려진 전압 팔로워(Voltage Follower) 라는 특수한 유형의 비반전 증폭기 회로를 생성합니다 .

입력 신호가 증폭기의 비반전 입력에 직접 연결되므로 출력 신호가 반전되지 않아 출력 전압이 입력 전압과 같아지므로 Vout = Vin 입니다 . 그러면 입력-출력 절연 특성으로 인해 전압 팔로어 회로가 정전압 소스 또는 전압 조정기로 이상적으로 만들어집니다.

단위 이득 전압 팔로워 구성의 장점은 출력단에서 입력 신호 전압을 유지하기 때문에 전압이나 전류 증폭보다 임피던스 매칭이나 회로 절연이 더 중요한 경우에 사용할 수 있다는 것입니다. 또한 전압 팔로어 회로의 입력 임피던스는 연산 증폭기 입력 저항과 이득( Rin x A O ) 을 곱한 값과 같기 때문에 일반적으로 1MΩ 이상으로 매우 높습니다   . 이상적인 연산 증폭기 조건을 가정하므로 연산 증폭기 출력 임피던스는 매우 낮으므로 부하 변화에 영향을 받지 않습니다.

 

비반전 연산 증폭기 전압 팔로워

이러한 비반전 회로 구성에서는 입력 임피던스 Rin이 무한대로 증가하고 피드백 임피던스 Rf가 0으로 감소했습니다. 출력은 음의 반전 입력에 직접 연결되므로 피드백은 100%이고 Vin 은 Vout 과 정확히 동일하여 1 또는 1 의 고정 이득을 제공합니다 . 입력 전압 Vin이 비반전 입력에 적용됨에 따라 증폭기의 전압 이득은 다음과 같이 제공됩니다.

비반전 입력 단자에는 전류가 흐르지 않으므로 입력 임피던스는 무한대(이상적인 조건)이므로 피드백 루프를 통해 전류가 0으로 흐릅니다. 따라서 전류가 흐르지 않으므로 회로의 특성에 영향을 주지 않고 피드백 루프에 저항 값을 배치할 수 있으므로 전압 강하가 0이 되어 전력 손실이 0이 됩니다.

입력 임피던스가 극도로 높기 때문에 추가 전력이 연산 증폭기 공급 레일과 연산 증폭기 출력을 통해 직접적으로 발생하지 않고 부하로 나오므로 단위 이득 버퍼(전압 팔로워)를 사용하여 큰 전력 이득을 제공할 수 있습니다. 입력에서. 그러나 대부분의 실제 단일 이득 버퍼 회로에는 누설 전류와 기생 커패시턴스가 존재하므로 피드백 루프에 낮은 값(일반적으로 1kΩ) 저항이 필요합니다. 이를 통해 특히 연산 증폭기가 현재 피드백 유형.

전압 팔로어 또는 단위 이득 버퍼 는 특히 고차 상태 변수 또는 Sallen-Key 유형 능동 필터에서 하나의 필터를 분리하기 위해 전자 장치에서 서로 절연 회로에 일반적으로 사용되는 특별하고 매우 유용한 유형의 비반전 증폭기 회로입니다. 다른 쪽의 무대. 사용 가능한 일반적인 디지털 버퍼 IC는 74LS125 Quad 3-state 버퍼 또는 보다 일반적인 74LS244 Octal 버퍼입니다.

마지막으로, 전압 팔로워 회로의 폐쇄 루프 전압 이득은 "1" 또는 Unity 입니다 . 피드백이 없는 연산 증폭기의 개방 루프 전압 이득은 무한대 입니다 . 그런 다음 피드백 구성요소를 신중하게 선택함으로써 비반전 연산 증폭기가 생성하는 이득의 양을 1에서 무한대까지 제어할 수 있습니다.

지금까지 우리는 단 하나의 입력 신호 Vin 을 갖는 반전 및 비반전 증폭기 회로를 분석했습니다 . 연산 증폭기에 대한 다음 튜토리얼에서는 더 많은 입력을 증폭기에 연결하여 출력 전압 Vout 의 효과를 살펴보겠습니다 . 그러면 입력에 존재하는 전압을 함께 "추가"하는 데 사용할 수 있는 합산 증폭기(Summing Amplifier)라는 또 다른 일반적인 유형의 연산 증폭기 회로가 생성됩니다.