JK 플립플롭
JK 플립플롭은 SR 플립플롭과 유사하지만 J 및 K 입력이 모두 LOW일 때 상태에 변화가 없습니다.
JK 플립플롭과 달리 기본 SR NAND 플립플롭 회로는 순차 논리 회로에서 많은 장점과 용도를 가지고 있지만 두 가지 기본적인 스위칭 문제를 안고 있습니다.
- 1. Set = 0 및 Reset = 0 조건(S = R = 0)은 항상 피해야 합니다.
- 2. 활성화(EN) 입력이 높은 동안 설정 또는 재설정 변경 상태가 발생하면 올바른 래칭 동작이 발생하지 않을 수 있습니다.
그런 다음 SR 플립플롭 설계의 두 가지 근본적인 설계 문제를 극복하기 위해 JK 플립플롭이 개발되었습니다.
이 간단한 JK 플립플롭은 모든 플립플롭 설계 중에서 가장 널리 사용되며 범용 플립플롭 회로로 간주됩니다. "J"와 "K"로 표시된 두 입력은 Set의 경우 "S", Reset의 경우 "R"과 같은 다른 단어의 축약형 약어가 아니라 발명자 Jack Kilby가 플립을 구별하기 위해 선택한 자율 문자입니다. 다른 유형의 플롭 디자인.
JK 플립플롭의 순차 동작은 "Set" 및 "Reset" 입력이 동일한 이전 SR 플립플롭과 정확히 동일합니다. 이번 차이점은 "JK 플립플롭"에는 S 와 R이 모두 로직 "1"일 때에도 SR 래치의 유효하지 않거나 금지된 입력 상태가 없다는 것입니다.
JK 플립플롭은 기본적으로 입력 S와 R이 모두 논리 레벨 "1"과 같을 때 발생할 수 있는 불법적이거나 유효하지 않은 출력 조건을 방지하는 클록 입력 회로가 추가된 게이트형 SR 플립플롭입니다. 이러한 추가 클럭 입력으로 인해 JK 플립플롭에는 "로직 1", "로직 0", "변경 없음" 및 "토글"의 네 가지 입력 조합이 가능합니다. JK 플립플롭의 기호는 클록 입력 추가를 제외하면 이전 튜토리얼에서 본 SR 쌍안정 래치 의 기호와 유사합니다.
기본 JK 플립플롭
이전 SR 쌍안정의 S 및 R 입력은 모두 개발자인 Jack Kilby의 이름을 따서 각각 J 및 K 입력 이라는 두 개의 입력으로 대체되었습니다 . 그러면 이는 J = S 및 K = R 과 같습니다 .
게이트된 SR 쌍안정의 두 개의 2입력 AND 게이트는 이제 두 개의 3입력 NAND 게이트 로 대체되었으며 각 게이트의 세 번째 입력은 Q 및 Q 의 출력에 연결됩니다 . SR 플립플롭의 이러한 교차 결합을 통해 이전에는 유효하지 않았던 S = "1" 상태와 R = "1" 상태를 사용하여 두 입력이 이제 연동되므로 "토글 동작"을 생성할 수 있습니다.
이제 회로가 "SET"이면 J 입력은 하단 NAND 게이트를 통한 Q 의 "0" 상태에 의해 금지됩니다 . 회로가 "RESET"이면 K 입력은 위쪽 NAND 게이트를 통해 Q 의 "0" 상태에 의해 금지됩니다 . Q 와 Q는 항상 다르기 때문에 입력을 제어하는 데 사용할 수 있습니다. 입력 J 와 K가 모두 논리 "1"과 같을 때 JK 플립플롭은 다음 진리표에 표시된 대로 토글됩니다.
JK 함수의 진리표
SR 래치 와 동일 |
시계 | 입력 | 산출 | 설명 | ||
| 클릭 | 제이 | 케이 | 큐 | 큐 | ||
| 엑스 | 0 | 0 | 1 | 0 | 메모리 변화 없음 |
|
| 엑스 | 0 | 0 | 0 | 1 | ||
| ‾↓ ̲ | 0 | 1 | 1 | 0 | Q 재설정 » 0 | |
| 엑스 | 0 | 1 | 0 | 1 | ||
| ‾↓ ̲ | 1 | 0 | 0 | 1 | Q » 1로 설정 | |
| 엑스 | 1 | 0 | 1 | 0 | ||
| 토글 액션 |
‾↓ ̲ | 1 | 1 | 0 | 1 | 비녀장 |
| ‾↓ ̲ | 1 | 1 | 1 | 0 | ||
JK 플립플롭은 기본적으로 피드백이 있는 SR 플립플롭으로, 정상 스위칭 시 두 개의 입력 단자(SET 또는 RESET) 중 하나만 활성화되어 이전에 SR 플립플롭에서 볼 수 있었던 유효하지 않은 조건을 제거합니다. 회로.
그러나 J 및 K 입력이 모두 논리 "1"(J = K = 1)에서 HIGH인 경우 클록 입력이 HIGH가 되면 회로는 출력이 전환되고 서로 보완하는 상태로 변경되므로 "토글"됩니다. 이로 인해 두 단자가 모두 "HIGH"일 때 JK 플립플롭이 T형 토글 플립플롭처럼 작동하게 됩니다. 그러나 출력이 입력으로 피드백됨에 따라 이로 인해 Q 의 출력이 한 번 보완된 후 SET와 RESET 사이에서 계속 진동하게 될 수 있습니다.
이 JK 플립플롭 회로는 클럭킹된 SR 플립플롭을 개선한 것이지만, 클럭 입력의 타이밍 펄스가 "OFF" 상태가 되기 전에 출력 Q가 상태를 변경하는 경우 "레이스"라는 타이밍 문제도 겪게 됩니다. 이를 방지하려면 타이밍 펄스 주기( T )를 가능한 한 짧게(고주파) 유지해야 합니다. 기본 NAND 또는 NOR 게이트를 사용하여 구축된 기본 JK에서는 이것이 때때로 불가능하기 때문에 보다 안정적인 훨씬 더 발전된 마스터-슬레이브(에지 트리거) 플립플롭이 개발되었습니다.
마스터-슬레이브 JK 플립플롭
마스터-슬레이브 플립플롭은 직렬 구성으로 함께 연결된 두 개의 SR 플립플롭을 사용하여 모든 타이밍 문제를 제거합니다. 한 플립플롭은 클록 펄스의 상승 에지에서 트리거하는 "마스터" 회로 역할을 하고, 다른 플립플롭은 클록 펄스의 하강 에지에서 트리거하는 "슬레이브" 회로 역할을 합니다. 이로 인해 마스터 섹션과 슬레이브 섹션의 두 섹션이 클록 신호의 반대 반주기 동안 활성화됩니다.
TTL 74LS73은 단일 칩 내에 두 개의 개별 JK 유형 쌍안정을 포함하는 듀얼 JK 플립플롭 IC로, 단일 또는 마스터-슬레이브 토글 플립플롭을 만들 수 있습니다. 다른 IC로는 클리어가 포함된 74LS107 듀얼 JK 플립플롭, 74LS109 듀얼 포지티브 에지 트리거 JK 플립플롭, 사전 설정 및 클리어 입력이 모두 포함된 74LS112 듀얼 네거티브 에지 트리거 플립플롭이 있습니다.
듀얼 JK 플립플롭 74LS73
기타 인기 있는 JK 플립플롭 IC
| 장치 번호 | 아과 | 장치 설명 |
| 74LS73 | LS TTL | 투명 듀얼 JK형 플립플롭 |
| 74LS76 | LS TTL | 프리셋 및 클리어 기능을 갖춘 듀얼 JK형 플립플롭 |
| 74LS107 | LS TTL | 투명 듀얼 JK형 플립플롭 |
| 4027B | 표준 CMOS | 듀얼 JK형 플립플롭 |
마스터-슬레이브 구성
마스터 -슬레이브 플립플롭은 기본적으로 두 개의 게이트형 SR 플립플롭이 직렬 구성으로 함께 연결되어 있으며 슬레이브는 반전된 클록 펄스를 갖습니다. "슬레이브" 플립플롭의 Q 및 Q 출력은 "마스터"의 입력으로 피드백되고 "마스터" 플립플롭의 출력은 "슬레이브" 플립플롭의 두 입력에 연결됩니다. 슬레이브의 출력에서 마스터의 입력으로의 피드백 구성은 아래와 같은 특성 토글을 제공합니다.
마스터-슬레이브 구성
입력 신호 J 및 K 는 클록( Clk ) 입력이 로직 레벨 "1"에서 "HIGH "인 동안 입력 조건을 "잠그는" 게이트된 "마스터" SR 플립플롭에 연결됩니다 . "슬레이브" 플립플롭의 클록 입력은 "마스터" 클록 입력의 역(상보)이므로 "슬레이브" SR 플립플롭은 토글되지 않습니다. "마스터" 플립플롭의 출력은 클록 입력이 "LOW"에서 로직 레벨 "0"으로 바뀔 때 게이트된 "슬레이브" 플립플롭에 의해서만 "표시"됩니다.
클록이 "LOW"이면 "마스터" 플립플롭의 출력이 래치되고 입력에 대한 추가 변경 사항이 무시됩니다. 게이트된 "슬레이브" 플립플롭은 이제 "마스터" 섹션을 통해 전달된 입력 상태에 응답합니다.
그런 다음 클럭 펄스의 "Low-to-High" 전환에서 "마스터" 플립플롭의 입력은 "슬레이브" 플립플롭의 게이트 입력으로 공급되고 "High-to-Low" 전환에서는 동일한 입력이 "슬레이브"의 출력에 반영되어 이러한 유형의 플립플롭 에지 또는 펄스 트리거를 만듭니다.
그런 다음 회로는 클록 신호가 "HIGH"일 때 입력 데이터를 받아들이고 클록 신호의 하강 에지에서 데이터를 출력으로 전달합니다. 즉, 마스터-슬레이브 JK 플립플롭은 클록 신호의 타이밍에 맞춰 데이터만 전달하므로 "동기식" 장치입니다.
순차 논리 회로 에 대한 다음 튜토리얼에서는 순차 회로를 전환하기 위한 클록 신호를 생성하는 파형 생성기로 사용되는 멀티바이브레이터를 살펴보겠습니다 .