D형 플립플롭
D형 플립플롭은 S 및 R 입력이 동일한 논리 레벨에 있는 것을 방지하기 위해 인버터를 추가한 수정된 Set-Reset 플립플롭입니다.
D형 플립플롭은 SET = "0" 및 RESET = "0"의 불확실한 입력 조건이 금지된다는 점에서 기본 SR NAND 게이트 쌍안정 회로의 주요 단점 중 하나를 극복합니다.
이 상태는 두 출력이 모두 논리 "1"이 되도록 강제하여 피드백 래칭 동작을 무시하고 먼저 논리 레벨 "1"로 가는 입력이 제어력을 잃게 되고 여전히 논리 "0"에 있는 다른 입력이 결과 상태를 제어합니다. 래치의.
그러나 이러한 일이 발생하는 것을 방지하기 위해 인버터를 "SET"과 "RESET" 입력 사이에 연결하여 데이터 래치 , 지연 플립플롭 , D형 쌍안정 , D형 으로 알려진 다른 유형의 플립플롭 회로를 생성할 수 있습니다. 플립플롭(Flip Flop) 또는 간단히 D 플립플롭(D Flip Flop) 이라고 부르기도 합니다.
D 플립플롭은 모든 클럭 플립플롭 중에서 가장 중요합니다. Set 입력과 Reset 입력 사이에 인버터(게이트 아님)를 추가하면 S 와 R 입력이 서로 보완되어 두 입력 S와 R이 동시에 서로 동일(0 또는 1)되지 않도록 보장합니다. 하나의 단일 D (데이터) 입력을 사용하여 플립플롭의 토글 동작을 제어합니다 .
그런 다음 "D"라고 표시된 이 데이터 입력은 "Set" 신호 대신 사용되며 인버터는 보완적인 "Reset" 입력을 생성하여 레벨에서 레벨 감지 D형 플립플롭을 만드는 데 사용됩니다. 표시된 것처럼 이제 S = D이고 R = D가 아닌 민감한 SR 래치입니다.
D형 플립플롭 회로
간단한 SR 플립플롭에는 두 개의 입력이 필요하다는 것을 기억합니다. 하나는 출력을 "SET"하고 다른 하나는 출력을 "RESET"합니다. 인버터(게이트 아님)를 SR 플립플롭에 연결하면 이제 두 입력 신호가 서로 보완되므로 하나의 입력만 사용하여 플립플롭을 "SET" 및 "RESET"할 수 있습니다. 이 보완은 두 입력이 모두 LOW일 때 해당 상태가 더 이상 가능하지 않기 때문에 SR 래치 에 내재된 모호성을 방지합니다 .
따라서 이 단일 입력을 "DATA" 입력이라고 합니다. 이 데이터 입력이 HIGH로 유지되면 플립플롭은 "SET"이 되고, LOW이면 플립플롭이 변경되어 "RESET"이 됩니다. 그러나 플립플롭의 출력은 이 데이터 입력에 적용되는 모든 펄스에서 항상 변경되므로 이는 다소 의미가 없습니다.
이를 방지하기 위해 "CLOCK" 또는 "ENABLE" 입력이라는 추가 입력을 사용하여 원하는 데이터가 저장된 후 플립플롭의 래칭 회로에서 데이터 입력을 분리합니다. 그 결과 D 입력 조건은 클록 입력이 활성화된 경우 에만 출력 Q 에 복사됩니다 . 이는 D 플립플롭(D Flip Flop) 이라고 불리는 또 다른 순차 장치의 기초를 형성합니다 .
"D 플립플롭"은 클록 입력이 HIGH인 한 데이터 터미널에 적용되는 모든 논리 레벨을 저장하고 출력합니다. 클록 입력이 LOW가 되면 플립플롭의 "설정" 및 "리셋" 입력은 모두 논리 레벨 "1"로 유지되므로 상태를 변경하지 않고 클록 전환이 발생하기 전에 출력에 있던 모든 데이터를 저장하지 않습니다. 즉, 출력은 논리 "0" 또는 논리 "1"에서 "래치"됩니다.
D형 플립플롭의 진리표
| 클릭 | 디 | 큐 | 큐 | 설명 |
| ↓ » 0 | 엑스 | 큐 | 큐 | 메모리 변화 없음 |
| ↑ » 1 | 0 | 0 | 1 | Q 재설정 » 0 |
| ↑ » 1 | 1 | 1 | 0 | Q » 1로 설정 |
참고: ↓ 및 ↑는 D형 플립플롭이 에지 트리거라고 가정할 때 클록 펄스의 방향을 나타냅니다.
마스터-슬레이브 D 플립플롭
기본 D형 플립플롭은 "마스터-슬레이브 D형 플립플롭"을 생성하기 위해 상보 클록 신호에서 활성화되는 출력에 두 번째 SR 플립플롭을 추가함으로써 더욱 향상될 수 있습니다. 첫 번째 단계의 클록 신호(LOW에서 HIGH)의 상승 에지에서 "마스터"는 D 에서 입력 조건을 래치 하고 출력 단계는 비활성화됩니다.
클록 신호의 트레일링 에지(HIGH에서 LOW로)에서 이제 두 번째 "슬레이브" 단계가 활성화되어 첫 번째 마스터 회로의 출력에 래칭됩니다. 그런 다음 출력 단계는 클럭 펄스의 네거티브 에지에서 트리거되는 것처럼 보입니다. "마스터-슬레이브 D형 플립플롭"은 그림과 같이 반대 클록 위상을 갖는 두 개의 래치를 계단식으로 연결하여 구성할 수 있습니다.
마스터-슬레이브 D 플립플롭 회로
위에서 볼 수 있듯이 클록 펄스의 앞쪽 가장자리에서 마스터 플립플롭은 데이터 D 입력에서 데이터를 로드하므로 마스터는 "ON"입니다. 클럭 펄스의 후행 에지에서 슬레이브 플립플롭이 데이터를 로드합니다. 즉, 슬레이브가 "ON"입니다.
그러면 항상 하나의 플립플롭은 "ON"이고 다른 하나는 "OFF"가 되지만 마스터와 슬레이브가 동시에 "ON"되는 일은 결코 없습니다. 따라서 출력 Q는 하나의 완전한 펄스, 즉 0-1-0이 클록 입력에 인가되는 경우에만 D 의 값을 획득합니다 .
TTL 및 CMOS 패키지 모두에서 사용할 수 있는 다양한 D 플립플롭 IC가 있으며, 가장 일반적인 것은 듀얼 D 플립플롭 IC인 74LS74입니다. 이 플립플롭 IC는 단일 칩 내에 두 개의 개별 D 유형 쌍안정을 포함하여 단일 또는 마스터-슬레이브를 가능하게 합니다. 토글 플립플롭을 만들 수 있습니다.
다른 D 플립플롭 IC로는 직접 클리어 입력이 있는 74LS174 HEX D 플립플롭, 보완 출력이 있는 74LS175 쿼드 D 플립플롭, 클리어 입력이 있는 8개의 D형 플립플롭이 포함된 74LS273 옥탈 D형 플립플롭이 있습니다. 하나의 단일 패키지.
74LS74 듀얼 D형 플립플롭
기타 인기 있는 D형 플립플롭 IC
| 장치 번호 | 아과 | 장치 설명 |
| 74LS74 | LS TTL | 프리셋 및 클리어 기능을 갖춘 듀얼 D형 플립플롭 |
| 74LS175 | LS TTL | 투명 쿼드 D형 플립플롭 |
| 74LS273 | LS TTL | 클리어가 포함된 옥탈 D형 플립플롭 |
| 4013B | 표준 CMOS | 듀얼 타입 D 플립플롭 |
| 40174B | 표준 CMOS | 마스터 리셋 기능이 있는 육각 D형 플립플롭 |
주파수 분할을 위해 D형 플립플롭 사용
D형 플립플롭의 주요 용도 중 하나는 주파수 분배기입니다. D형 플립플롭의 Q 출력이 D 입력에 직접 연결되어 장치 폐쇄 루프 "피드백"을 제공하는 경우 연속 클록 펄스는 두 클록 사이클마다 한 번씩 쌍안정 "토글"을 만듭니다.
카운터 튜토리얼에서 우리는 데이터 래치를 "2진 분할기" 또는 "주파수 분할기"로 사용하여 "2분할" 카운터 회로를 생성하는 방법을 살펴보았습니다. 즉, 출력은 주파수의 절반을 갖습니다. 클럭 펄스. D형 플립플롭 주위에 피드백 루프를 배치함으로써 T형 플립플롭 또는 더 일반적으로 T형 쌍안정이라고 불리는 다른 유형의 플립플롭 회로를 구성할 수 있습니다. 아래와 같이 이진 카운터의 회로.
2분할 카운터
위의 주파수 파형에서 볼 수 있듯이 Q 의 출력을 입력 단자 D 로 "피드백"하면 Q 의 출력 펄스는 입력 클록 주파수의 정확히 절반( f/2 )인 주파수를 갖게 됩니다. , ( § IN ). 즉, 회로는 매 2개의 클록 사이클마다 Q = 1 이므로 입력 주파수를 2배(옥타브)로 나누기 때문에 주파수 분할을 생성합니다.
데이터 래치로서의 D 플립플롭
주파수 분할뿐만 아니라 D 플립플롭의 또 다른 유용한 응용 분야는 데이터 래치 입니다 . 데이터 래치는 데이터 입력에 존재하는 데이터를 유지하거나 기억하는 장치로 사용할 수 있으므로 단일 비트 메모리 장치처럼 작동하며 TTL 74LS74 또는 CMOS 4042와 같은 IC는 정확히 이를 위해 쿼드 형식으로 사용할 수 있습니다. 목적.
4개의 1비트 데이터 래치를 함께 연결하여 모든 클록 입력이 함께 연결되고 동시에 "클럭"되도록 하면 아래와 같이 간단한 "4비트" 데이터 래치를 만들 수 있습니다.
4비트 데이터 래치
투명한 데이터 래치
데이터 래치는 전자 및 컴퓨터 회로에 매우 유용한 장치입니다. 버퍼, I/O 포트, 양방향 버스 드라이버 또는 디스플레이로 사용될 때 연결 회로에 대한 임피던스 효과를 줄이기 위해 출력 Q 와 역 또는 보수 출력 Q 모두 에서 매우 높은 출력 임피던스를 갖도록 설계할 수 있습니다. 운전사.
그러나 단일 "1비트" 데이터 래치는 자체적으로 사용하기에는 그다지 실용적이지 않으며 대신 상용 IC는 4, 8, 10, 16 또는 심지어 32개의 개별 데이터 래치를 하나의 단일 IC 패키지에 통합하며 이러한 IC 장치 중 하나는 74LS373 Octal D형 투명 래치.
74LS373의 8개 개별 데이터 래치 또는 쌍안정은 "투명한" D형 플립플롭입니다. 즉, 클록(CLK) 입력이 로직 레벨 "1"에서 HIGH일 때(그러나 액티브 로우일 수도 있음) 출력은 Q는 데이터 D 입력을 따릅니다.
이 구성에서 래치는 "개방" 상태라고 하며 D 입력 에서 Q 출력까지의 경로는 데이터가 방해받지 않고 통과하므로 "투명"한 것처럼 보입니다. 따라서 투명 래치라는 이름이 붙었습니다.
클럭 신호가 로직 레벨 "0"에서 LOW이면 래치가 "닫히고" Q 의 출력은 클럭 신호가 변경되기 전에 존재했던 데이터의 마지막 값에서 래치되고 더 이상 D 에 응답하여 변경되지 않습니다 .
8비트 데이터 래치
74LS373 8진 투명 래치의 기능 다이어그램
D형 플립플롭 요약
데이터 또는 D형 플립플롭은 한 쌍의 연속 SR 래치를 사용하고 S 입력 과 R 입력 사이에 인버터(NOT 게이트)를 연결하여 단일 D (데이터) 입력을 허용하여 구축할 수 있습니다 .
기본 D 플립플롭 회로는 "마스터-슬레이브 D 플립플롭" 장치를 생성하기 위해 상보 클록 신호에서 활성화되는 출력에 두 번째 SR 플립플롭을 추가함으로써 더욱 향상될 수 있습니다.
D형 래치와 D형 플립플롭의 차이점은 래치에는 상태를 변경하는 클록 신호가 없지만 플립플롭에는 항상 상태가 있다는 점입니다. D 플립플롭은 클럭 상승 또는 하강 에지에서 입력 데이터를 Q 로 전송하는 에지 트리거 장치입니다. 데이터 래치는 데이터 래치 및 투명 래치와 같은 레벨 감지 장치입니다.
순차 논리 회로 에 대한 다음 튜토리얼에서는 데이터 래치를 함께 연결하여 병렬 데이터를 직렬 데이터로 또는 그 반대로 변환하는 데 사용되는 시프트 레지스터 라고 하는 또 다른 유형의 순차 논리 회로를 생성하는 방법을 살펴보겠습니다 .