토글 플립플롭
토글 플립플롭은 카운터, 메모리 장치의 단일 비트 쌍안정 저장 요소 또는 클록 펄스에 응답하는 주파수 분배기로 자주 사용되는 순차 논리 회로입니다.
토글 플립플롭은 이전의 클록 JK 플립플롭 회로를 기반으로 하는 또 다른 유형의 쌍안정 순차 논리 회로입니다. 토글 플립플롭은 1비트 정보를 저장하기 위한 기본 디지털 요소, 2로 나누기 분배기 또는 카운터로 사용할 수 있습니다.
토글 플립플롭에는 단일 입력과 입력 클록 신호 또는 펄스의 양의 에지(상승 에지) 또는 음의 에지(하강 에지)에서 상태를 변경하는 Q 및 Q 의 하나 또는 두 개의 상보 출력이 있습니다.
토글 플립플롭 , TFF 또는 간단히 "T형 플립플롭"은 전용 TTL 또는 CMOS 로직 칩으로 상업적으로 사용할 수 없으며 기본 JK 플립플롭의 J 및 K 입력을 함께 연결하여 쉽게 구성할 수 있습니다. J 입력 은 Set(S) 명령처럼 동작하고 K 입력은 Reset(R) 명령처럼 동작합니다.
이전 튜토리얼에서 JK 플립플롭은 입력 조건(HIGH 또는 LOW)과 현재 정상 상태 조건이 모두 다음 스위칭 상태를 결정하는 비동기식 플립플롭으로 분류된다는 점을 기억하기를 바랍니다.
JK 플립플롭은 J 및 K 입력에 적용되는 논리 상태에 따라 다른 유형의 플립플롭의 스위칭 동작을 복제하도록 구성하고 사용할 수 있기 때문에 "범용" 플립플롭으로 분류될 수 있습니다 . 하지만 T형 플립플롭을 더 자세히 살펴보기 전에 먼저 기본 JK 플립플롭 회로와 스위칭 동작을 상기해 보겠습니다.
NAND 게이트를 사용한 기본 JK 플립플롭 회로
위의 회로는 4개의 NAND 게이트를 사용하는 JK 플립플롭 의 기본 구성을 보여 주지만 NOR 게이트를 사용하여 구성할 수도 있습니다. JK 플립플롭에는 J , K 및 클록( CLK )이라는 세 가지 입력이 있습니다. 데이터 입력 J (Set에 해당)는 Q 의 피드백과 함께 상위 3입력 NAND 게이트에 적용되는 반면, 다른 데이터 입력 K (Reset에 해당) 및 Q 피드백 연결은 NAND 게이트에 적용됩니다. 3입력 NAND 게이트를 낮추세요.
입력 J와 K가 모두 LOW(J = K = 0)인 경우 클록 펄스가 몇 번인가 적용되더라도 Q 에는 변화가 없습니다 . J = 0(LOW)이고 K = 1(HIGH)이면 다음 클록 에지는 Q 출력을 LOW(Q = 0)로 재설정합니다. J = 1이고 K = 0이면 다음 클록 에지는 Q 출력을 HIGH(Q = 1)로 설정합니다.
JK 함수의 특성표
| CLK | 제이 | 케이 | 큐 | 질문+1 | 행동 |
| 0 | 엑스 | 엑스 | 0 | 0 | 허용되지 않음 |
| _↑̆ | 0 | 0 | 0 | 0 | 변경 없음 |
| _↑̆ | 0 | 0 | 1 | 1 | |
| _↑̆ | 0 | 1 | 0 | 0 | 초기화 |
| _↑̆ | 0 | 1 | 1 | 0 | |
| _↑̆ | 1 | 0 | 0 | 1 | 세트 |
| _↑̆ | 1 | 0 | 1 | 1 | |
| _↑̆ | 1 | 1 | 0 | 1 | 비녀장 |
| _↑̆ | 1 | 1 | 1 | 0 |
여기서 X는 "상관 없음", "0" 또는 "1"을 의미하고 _↑̅는 클록 펄스의 양의 상승 에지입니다.
그런 다음 이 전환 동작을 부울 형식으로 다음과 같이 정의할 수 있습니다.
Q+1 = J . K .Q + J. K . Q + J.K .Q + JK Q
Q+1 = K .Q( J +J) + J Q ( K +K)
Q+1 = K .Q + J. Q
여기서 Q는 플립플롭의 현재 정상 상태를 나타내고 Q+1 은 다음 스위칭 상태를 나타냅니다.
여기서 문제는 J 및 K 데이터 입력이 모두 논리 "1", 동시에 HIGH인 경우(J = K = 1), 클록(CLK) 입력이 HIGH가 되면 출력이 전환되고 상태를 보완하는 것으로 변경된다는 것 입니다. 서로.
그러나 출력이 피드백되면 출력은 한 번 보완된 후 계속 상태를 변경하므로 Q 의 출력이 설정과 재설정 사이에서 진동하게 됩니다. 따라서 JK 플립플롭은 일반적으로 위에 표시된 기본 NAND 또는 NOR 게이트 구성을 사용하여 구성되지 않고 대신 본질적으로 훨씬 더 안정적인 고급 마스터-슬레이브(에지 트리거) 플립플롭을 형성하도록 구성됩니다.
토글 플립플롭
데이터 (D) 플립플롭은 NAND 또는 NOR 게이트를 사용하여 구성된 클럭 SR 플립플롭의 변형인 반면 , 토글 (T) 플립플롭은 클럭 JK 플립플롭의 변형입니다. 토글 또는 T형 플립플롭은 트리거될 때마다(T = 1) 두 출력 Q 와 Q가 이전 상태에서 반전된다는 사실에서 그 이름을 얻었습니다.
즉, Q 와 Q 출력이 "0"이면 "1"로 변경되고, 이전에 "1"이었던 경우 "0"으로 변경되지만 "T" 입력이 HIGH로 변경될 때만 변경되고, 그렇지 않으면 변경되지 않습니다. 여기서 우리가 관심을 갖고 있는 것은 바로 이 비동기 토글 동작입니다.
JK 는 T형 또는 토글 플립플롭을 의미하는 T 로 이름이 바뀌었으며 일반적으로 표시된 논리 또는 그래픽 기호로 표시됩니다. 토글 회로도 기호에는 두 개의 입력을 사용할 수 있습니다. 하나는 "토글"(T) 입력을 나타내고 다른 하나는 "클럭"(CLK) 입력을 나타냅니다.
또한 74LS73 JK 플립플롭과 마찬가지로 T 유형은 EN 또는 CE(클럭 활성화)라는 활성화 입력을 갖도록 구성하여 출력에 저장된 마지막 데이터 상태를 무기한 유지할 수 있습니다. 따라서 클록 활성화 입력 세트를 사용하면 새로운 클록 펄스를 적용하면 출력 토글이 방지됩니다. 그러나 필요한 경우 이 "활성화" 기능은 추가 논리 게이트를 사용하여 구현되어야 합니다.
두 가지 유형의 T형 플립플롭 입력에 있는 갈매기형 삼각형은 해당 장치가 에지 트리거 장치임을 나타냅니다. 입력에 작은 거품이나 원이 있으면 플립플롭이 각 펄스의 음의 하강 에지(HIGH에서 LOW)로 토글됨을 나타내고, 그렇지 않으면 양의 또는 상승 과도 에지에서 상태가 변경됨을 나타냅니다( 각 입력 펄스의 LOW-HIGH).
그런 다음 그림과 같이 두 입력 연결의 공통 지점이 T 로 지정된 J 및 K 데이터 입력을 함께 연결하여 기본 JK 플립플롭을 사용하여 단일 비트 토글 플립플롭의 논리 회로를 만들 수 있습니다 .
토글 플립플롭
처음에 CLK와 입력 T가 모두 LOW(CLK = T = 0)이고 출력 Q 가 HIGH(Q = 1)라고 가정합니다. CLK 펄스의 상승 에지 또는 하강 에지에서 T 에 존재하는 논리 "0" 조건은 Q 의 출력이 상태를 변경하는 것을 방지합니다. 따라서 T = 0일 때 출력은 변경되지 않은 상태로 유지됩니다.
이제 입력 T 가 HIGH(T = 1)이고 CLK가 LOW(CLK = 0) 라고 가정해 보겠습니다 . 시간 t 1 에서 CLK 펄스의 상승 에지(양의 전이를 가정)에서 Q 의 출력은 상태를 변경하고 LOW가 되어 Q를 HIGH로 만듭니다. 플립플롭이 하나의 안정된 상태로 재설정되기 때문에 시간 t2 에서 클럭 펄스가 HIGH에서 LOW로 음전 이되는 것은 Q 의 출력에 영향을 주지 않습니다 .
시간 t 3 에서 클록 신호의 다음 상승 에지에서 T 의 논리 "1"이 Q 로 전달되어 상태가 변경되어 출력 Q가 다시 HIGH가 됩니다. 시간 t4 에서 CLK 펄스가 다시 HIGH에서 LOW로 음전이되는 것은 출력에 영향을 주지 않습니다. 따라서 플립플롭의 Q 출력은 CLK 펄스의 각 양의 상승 에지(이 예에서는)에서 "토글"됩니다.
토글 기능의 특성표
| CLK | 티 | 큐 | 질문+1 |
| _↑̆ | 0 | 0 | 0 |
| _↑̆ | 0 | 1 | 1 |
| _↑̆ | 1 | 0 | 1 |
| _↑̆ | 1 | 1 | 0 |
그런 다음 부울 형식의 토글 플립플롭의 스위칭 동작을 다음과 같이 정의할 수 있습니다.
Q+1 = T.Q + T.Q
여기서 Q는 플립플롭의 현재 정상 상태를 나타내고 Q+1 은 다음 스위칭 상태를 나타냅니다.
위의 토글 플립플롭에 대해 부울 형식으로 주어진 특성 방정식은 T 와 Q 의 두 입력이 다른 경우 다음 상태( Q+1 )에 대해 HIGH 출력을 생성 하고, 이러한 경우 LOW 출력을 생성한다는 것을 알 수 있습니다. 입력은 동일합니다.
Q+1 에 대한 이 아이디어는 입력 중 하나가 HIGH일 때만 HIGH이지만 두 입력이 모두 HIGH인 경우는 아닙니다. 즉, 둘 중 하나의 입력이지만 둘 다는 아니지만 다음 과 같이 제공되는 Exclusive-OR 함수 의 동일한 부울 대수 표현을 나타 냅니다.
Q+1 = T Q + T Q = T XOR Q = T ⊕ Q
그런 다음 2입력 Exclusive-OR(Ex-OR) 게이트를 사용하여 토글 플립플롭의 스위칭 동작을 표현할 수 있습니다.
JK 플립플롭을 D형 플립플롭으로 전환
쌍안정 JK 플립플롭뿐만 아니라 클록 JK 회로의 간단한 수정으로 구성된 D형 또는 지연 플립플롭을 사용하여 토글링 동작을 생성할 수도 있습니다. D형 플립플롭에는 D(데이터)와 CLK(클럭)라는 두 개의 입력이 있으며 클록 입력의 포지티브 또는 네거티브 에지 전환에 응답하여 상태를 변경합니다. D형 플립플롭은 토글 플립플롭과 마찬가지로 1비트 정보의 임시 저장을 제공하는 데에도 사용할 수 있습니다.
JK 플립플롭을 D형 플립플롭으로 전환
J 단자 와 K 단자 사이에 인버터 (게이트 아님) 를 추가 하고 단 하나의 입력 D (데이터용)로 교체합니다. 이는 입력 J = 0이면 K = 1이고 마찬가지로 J = 1이면 K = 0이기 때문에 동일한 디지털 값을 가질 수 없음을 의미합니다.
여기서의 장점은 J 와 K 사이에 인버터를 포함하면 클록(Clk)이 HIGH일 때마다 D 입력 값(0 또는 1) 다음에 Q 의 출력 값이 발생 하고 로직 "1"이 된다는 점 입니다. 아래의 전환 테이블.
D형 기능의 특성표
| CLK | 디 | 큐 | 질문+1 | 행동 |
| _↑̆ | 0 | 0 | 0 | 초기화 |
| _↑̆ | 1 | 1 | 1 | 세트 |
여기서 Q 는 현재 상태이고 Q+1 은 단일 클록 펄스 적용 후의 다음 상태입니다. 그런 다음 부울 형식의 D형 플립플롭의 스위칭 동작을 다음과 같이 정의할 수 있습니다.
질문+1 = D
따라서 출력의 정상 상태 조건은 데이터 입력(D)에 변경이 있는 경우에만 클록 입력이 펄스될 때마다 HIGH 또는 LOW로 전환됩니다. 즉, D형 플립플롭 구성은 HIGH 클록 시 Q 의 출력이 D 입력 과 동일한 정상 상태 조건을 갖도록 허용합니다.
여기서 단점은 토글을 만들기 위해 D 와 Clk 라는 두 개의 별도 입력이 필요하다는 것입니다. 그런 다음 각 클록 펄스를 적용하여 Q 출력 을 반대 상태, 즉 토글로 변경하는 방법이 필요합니다 .
D형 플립플롭을 토글 플립플롭으로 변환
위에서 토글 플립플롭 의 스위칭 동작에 대해 주어진 불리언 표현은 Q+1 = Q ⊕ T 와 같은 배타적 OR 게이트의 표현을 나타낼 수 있다는 것을 보았습니다 . 그런 다음 표시된 D형 플립플롭을 T형 플립플롭으로 변환하기 위해 배타적 OR 논리 게이트를 추가할 수 있습니다.
D형 플립플롭을 T형 플립플롭으로 전환
토글 플립플롭의 특성표
| CLK | 티 | 큐 | 질문+1 | 행동 |
| _↑̆ | 0 | 0 | 0 | 변경 없음 |
| _↑̆ | 1 | 1 | 0 | 비녀장 |
| _↑̆ | 1 | 0 | 1 |
여기서 "T"는 2입력 배타적 OR 게이트의 입력 중 하나가 되고, 출력 Q는 피드백되어 다른 하나가 됩니다. 따라서 T 와 Q 는 모두 Ex-OR 게이트에 대한 입력으로 D 입력을 구동하는 데 필요한 부울 표현식을 생성합니다. T = 0이면 Q ⊕ T인 배타적 OR 게이트의 출력도 LOW(0)가 되므로 D형 플립플롭은 하나의 안정된 상태로 고정됩니다.
그러나 T = 1일 때 배타적 OR은 게이트로 피드백되는 출력 Q가 모든 클록 펄스에서 HIGH와 LOW 사이를 토글함에 따라 D형 플립플롭이 클록될 때마다 D 에서 상태 변경을 생성합니다. 단일 데이터 비트를 저장할 때 쌍 안정 요소 로 매우 유용합니다 .
이 구성은 변경되지 않은 상태만 유지하거나 해당 상태를 보완할 수 있으므로 추가 사전 설정 (Pre) 또는 지우기 (Clr) 입력을 추가하거나 외부에서 전원을 처음 공급할 때 초기 출력 상태를 HIGH 또는 LOW로 설정할 수 있는 방법이 없습니다. 출력 Q를 알려진 상태로 초기화하거나 설정하는 회로.
또한 Q 의 출력은 각 클럭 펄스의 상승 에지에서 상태를 변경 하므로 Q 의 출력 기간은 클럭 펄스 주파수의 절반과 같습니다. 즉, T형 플립플롭의 토글 동작은 출력이 1:1(50%)의 마크 대 공간 비율을 갖는 2분할 회로를 생성할 수 있습니다. Q 출력 의 길이는 동일합니다.
여기서 장점은 토글 플립플롭이 "n"개의 토글 플립플롭 단계가 직렬로 함께 연결되는 주파수 분할(주기적 파형의 주파수 감소)을 위한 매우 간단한 이진 카운터 또는 리플 카운터로 사용할 수 있다는 것입니다. 그러면 이전 출력의 1/2과 동일한 주파수 또는 주기를 갖는 출력 파형 세트가 생성됩니다.