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공통 소스 JFET 증폭기

공통 소스 JFET 증폭기는 높은 입력 임피던스 특성을 제공하는 주요 활성 장치로 접합 전계 효과 트랜지스터를 사용합니다.

공통 소스 JFET 증폭기는 공통 이미터 BJT 증폭기에 비해 한 가지 중요한 장점이 있습니다. FET는 매우 높은 입력 임피던스를 가지며 낮은 잡음 출력과 함께 매우 작은 입력 전압 신호가 필요한 증폭기 회로에 사용하기에 이상적입니다.

공통 이미터 증폭기와 같은 트랜지스터 증폭기 회로는 양극성 트랜지스터를 사용하여 만들어지지만 소신호 증폭기도 전계 효과 트랜지스터를 사용하여 만들 수 있습니다. 접합 전계 효과 트랜지스터 또는 "JFET"(이 튜토리얼에서는 N채널 FET) 또는 금속 산화물 실리콘 FET 또는 "MOSFET"을 기반으로 하는 증폭기 회로의 설계는 바이폴라 트랜지스터 회로의 설계와 정확히 동일한 원리입니다. 이전 튜토리얼에서 살펴본 Class-A 증폭기 회로에 사용되었습니다.

첫째, 공통 소스(CS), 공통 드레인(CD) 또는 소스 팔로어(SF)의 단일 증폭기 구성을 사용하여 JFET 증폭기 회로의 올바른 바이어싱을 위해 적합한 정지 지점 또는 "Q-포인트"를 찾아야 합니다. 그리고 대부분의 FET 장치에 사용 가능한 공통 게이트(CG)가 있습니다.

이 세 가지 JFET 증폭기 구성은 바이폴라 트랜지스터를 사용하는 공통 이미터, 이미터 팔로워 및 공통 베이스 구성에 해당합니다. FET 증폭기에 대한 이 튜토리얼에서는 가장 널리 사용되는 JFET 증폭기 설계인 공통 소스 JFET 증폭기를 살펴보겠습니다 .

 

아래의 공통 소스 JFET 증폭기 회로 구성을 고려하십시오.

공통 소스 JFET 증폭기

증폭기 회로는 N채널 JFET로 구성되지만 회로도는 공통 소스 구성에 연결된 FET의 변경만 동일하므로 장치는 등가 N채널 공핍 모드 MOSFET일 수도 있습니다. JFET 게이트 전압 Vg 는 저항 R1 및 R2 에 의해 설정된 전위 분배기 네트워크를 통해 바이어스되고 바이폴라 접합 트랜지스터의 활성 영역과 동일한 포화 영역 내에서 작동하도록 바이어스됩니다.

바이폴라 트랜지스터 회로와 달리 접합 FET는 사실상 입력 게이트 전류를 전혀 사용하지 않으므로 게이트를 개방 회로로 처리할 수 있습니다. 그러면 입력 특성 곡선이 필요하지 않습니다. 다음 표에서는 JFET를 BJT(바이폴라 접합 트랜지스터)와 비교할 수 있습니다.

JFET와 BJT 비교

접합 FET	양극성 트랜지스터
게이트, ( G )	베이스, (B)
배수구, (D)	수집가, (C)
소스, ( S )	이미터, ( E )
게이트 공급, (V G  )	기본 공급, ( V B  )
배수 공급, ( V DD  )	콜렉터 공급, (V CC  )
드레인 전류, ( ID  )	콜렉터 전류, ( IC  )

N채널 JFET는 공핍 모드 장치이고 일반적으로 "ON" 상태이므로 드레인 전류를 변조하거나 제어하려면 소스에 대한 음의 게이트 전압이 필요합니다. 이 네거티브 전압은 입력 신호가 없고 Vg가 게이트-소스 pn의 역방향 바이어스를 유지하는 경우에도 JFET를 통해 일정한 전류가 흐르는 한 별도의 전원 공급 장치 전압에서 바이어스하거나 자체 바이어스 배열을 통해 제공될 수 있습니다. 접합.

우리의 간단한 예에서 바이어싱은 입력 신호가 정현파 신호를 통해 게이트에서 전압 강하뿐만 아니라 게이트에서 전압 상승을 생성할 수 있도록 하는 전위 분배기 네트워크에서 제공됩니다. 올바른 비율의 적절한 저항 값 쌍은 올바른 바이어싱 전압을 생성하므로 DC 게이트 바이어싱 전압 Vg는 다음과 같이 제공됩니다.

이 방정식은 저항 R1 과 R2 의 비율만 결정 하지만 JFET의 매우 높은 입력 임피던스를 활용하고 회로 내 전력 손실을 줄이려면 이러한 저항 값을 높게 만들어야 합니다. 가능한 한 1MΩ ~ 10MΩ 정도의 값이 일반적입니다.

공통 소스 JFET 증폭기의 입력 신호( Vin )는 게이트 단자와 0V 레일(0v) 사이에 적용됩니다. 게이트 전압 Vg 의 일정한 값이 적용되면 JFET는 선형 저항 장치처럼 작동하는 "옴 영역" 내에서 작동합니다. 드레인 회로에는 부하 저항 Rd가 포함되어 있습니다 . 출력 전압 Vout은 이 부하 저항에 걸쳐 발생합니다.

공통 소스 JFET 증폭기의 효율은 저항기를 추가하여 향상시킬 수 있습니다. Rs는 이 저항기를 통해 흐르는 동일한 드레인 전류와 함께 소스 리드에 포함됩니다. 저항기 Rs는 JFET 증폭기 "Q-포인트"를 설정하는 데에도 사용됩니다.

JFET가 완전히 "ON"으로 전환되면 Rs*Id 와 동일한 전압 강하가 이 저항기에 발생하여 소스 단자의 전위를 0V 또는 접지 레벨 이상으로 올립니다. 드레인 전류로 인한 Rs 양단의 전압 강하는 게이트 저항기 양단에 필요한 역 바이어싱 조건을 제공하며, R2는 효과적으로 네거티브 피드백을 생성합니다.

따라서 게이트-소스 접합을 역방향 바이어스 상태로 유지하려면 소스 전압 Vs가 게이트 전압 Vg 보다 높아야 합니다 . 따라서 이 소스 전압은 다음과 같이 주어진다.

 

그런 다음 드레인 전류 Id는 소스 전류와 동일하며 "전류 없음"이 게이트 터미널로 들어가며 이는 다음과 같이 주어질 수 있습니다.

이 전위 분배기 바이어싱 회로는 고정 전압 바이어싱 회로에 비해 단일 DC 전원에서 공급될 때 공통 소스 JFET 증폭기 회로의 안정성을 향상시킵니다. 저항 Rs 와 소스 바이패스 커패시터 Cs는 기본적으로 공통 이미터 바이폴라 트랜지스터 증폭기 회로의 이미터 저항 및 커패시터와 동일한 기능을 수행합니다. 즉, 우수한 안정성을 제공하고 전압 이득 손실 감소를 방지합니다. 그러나 안정화된 정지 게이트 전압을 위해 지불된 대가는 Rs 에서 더 많은 공급 전압이 떨어진다는 것입니다 .

소스 바이패스 커패시터의 패럿 값은 일반적으로 100uF보다 상당히 높으며 극성을 갖습니다. 이는 커패시터에 장치의 트랜스컨덕턴스 gm (이득을 나타내는 전달 계수) 값의 10%보다 훨씬 작은 임피던스 값을 제공합니다 . 고주파수에서 바이패스 커패시터는 기본적으로 단락 회로로 작동하며 소스는 효과적으로 접지에 직접 연결됩니다.

공통 소스 JFET 증폭기 의 기본 회로 및 특성은 공통 이미터 증폭기의 기본 회로 및 특성과 매우 유사합니다. DC 부하 라인은 Id = 0 : ( Vdd = Vds ) 및 Vds = 0 : ( Id = Vdd/R L ) 이라는 점을 기억하여 드레인 전류 Id 와 공급 전압 Vdd 와 관련된 두 지점을 결합하여 구성됩니다. . 따라서 하중선은 다음과 같이 Q-점에서 곡선의 교차점입니다.

공통 소스 JFET 증폭기 특성 곡선

공통 이미터 바이폴라 회로와 마찬가지로 공통 소스 JFET 증폭기의 DC 부하 라인은 기울기가 -1/(Rd + Rs) 로 주어지고 점 A 에서 수직 Id 축과 교차하는 직선 방정식을 생성합니다. Vdd/(Rd + Rs) . 부하 라인의 다른 쪽 끝은 공급 전압 Vdd 와 동일한 B 지점에서 수평 축과 교차합니다 .

DC 부하 라인에서 Q 포인트의 실제 위치는 일반적으로 부하 라인(클래스 A 작동의 경우)의 중간 중심점에 위치하며 JFET가 다음과 같이 음으로 바이어스된 Vg 의 평균값에 의해 결정됩니다. 고갈 모드 장치. 바이폴라 공통 이미터 증폭기와 마찬가지로 공통 소스 JFET 증폭기 의 출력은 입력 신호와 180 도 위상이 다릅니다.

공핍 모드 JFET 사용의 주요 단점 중 하나는 음의 바이어스가 필요하다는 것입니다. 어떤 이유로든 이 바이어스가 실패하면 게이트-소스 전압이 상승하여 양의 전압이 되어 드레인 전류가 증가하고 결과적으로 드레인 전압 Vd 가 실패하게 됩니다 .

또한 높은 대기 정상 상태 드레인 전류와 결합된 접합 FET의 높은 채널 저항 Rds(on) 로 인해 이러한 장치가 뜨거워지므로 추가 방열판이 필요합니다. 그러나 JFET 사용과 관련된 대부분의 문제는 향상 모드 MOSFET 장치를 대신 사용하면 크게 줄일 수 있습니다.

MOSFET 또는 금속 산화물 반도체 FET는 등가 JFET에 비해 입력 임피던스가 훨씬 높고 채널 저항이 낮습니다. 또한 MOSFET의 바이어싱 배열은 다르며 N채널 장치에 대해 양으로 바이어스하고 P채널 장치에 대해 음으로 바이어스하지 않는 한 드레인 전류가 흐르지 않으므로 사실상 페일 세이프 트랜지스터가 됩니다.

JFET 증폭기 전류 및 전력 이득

우리는 이전에 공통 소스 JFET 증폭기의 입력 전류 Ig가 매우 높은 게이트 임피던스 Rg 로 인해 매우 작다고 말했습니다 . 따라서 공통 소스 JFET 증폭기는 입력 및 출력 임피던스 사이의 비율이 매우 좋으며 출력 전류의 양에 관계없이 JFET 증폭기 는 매우 높은 전류 이득 Ai를 갖습니다 .

이러한 공통 소스로 인해 JFET 증폭기는 임피던스 정합 회로로 매우 유용하거나 전압 증폭기로 사용됩니다. 마찬가지로, 전력 = 전압 x 전류(P = V*I)이고 출력 전압은 일반적으로 수 밀리볼트 또는 심지어 볼트이므로 전력 이득 Ap 도 매우 높습니다.

다음 튜토리얼에서는 트랜지스터 증폭기의 잘못된 바이어스로 인해 클리핑으로 인한 진폭 왜곡과 위상 및 주파수 왜곡의 영향으로 출력 신호에 왜곡이 발생할 수 있는 방법을 살펴보겠습니다.