바이너리 가중 DAC
이진 가중 디지털-아날로그 변환기는 디지털 이진수를 디지털 수의 값에 비례하는 등가 아날로그 출력 신호로 변환하는 데이터 변환기 유형입니다.
디지털 -아날로그 변환기 ( DAC)는 더 일반적으로 알려져 있으며 이전 튜토리얼에서 살펴본 아날로그-디지털 변환기 와 반대입니다 . DAC는 출력 전압(또는 전류)이 디지털 입력 수의 값에 비례하여 이진수 또는 이진수가 아닌 숫자와 코드를 아날로그로 변환합니다.
예를 들어, DAC가 0에서 10V 범위의 전압 출력으로 변환하는 0000 ~ 1111 2 (0 ~ F 16 ) 범위의 4비트 디지털 논리 회로가 있을 수 있습니다 .
"n" 비트 디지털 입력 코드를 0과 일부 V MAX 값 사이의 등가 아날로그 출력 전압으로 변환하는 방법은 다양하지만 가장 일반적이고 이해하기 쉬운 변환 방법은 가중 저항기와 합산 증폭기를 사용합니다. 또는 R-2R 저항기 래더 네트워크 및 연산 증폭기.
두 가지 디지털-아날로그 변환 방법 모두 가중 합 출력을 생성하며, 래더 네트워크에 사용되는 저항 값으로 설정된 가중치는 신호 출력에 서로 다른 "가중" 양을 제공합니다.
반전 연산 증폭기 회로와 같은 연산 증폭기는 네거티브 피드백을 사용하여 매우 높은 개방 루프 이득 AOL 을 줄이고 제어합니다 . 이는 출력 신호의 작은 부분을 입력 단자로 피드백함으로써 이를 수행합니다.
반전 증폭기의 경우 입력 전압 V IN 은 적절한 입력 저항 R IN 을 통해 반전 입력에 직접 연결되며 반전 증폭기 폐쇄 루프 전압 이득 A V(CL) 은 이 두 저항의 비율에 의해 다음과 같이 결정됩니다. 표시됩니다.
반전 연산 증폭기 회로
그러면 V OUT 은 V IN 에 폐쇄 루프 이득(A CL )을 곱한 값으로 주어지며 , 이는 피드백 저항 RF 대 입력 저항 R IN 의 비율에 의해 결정됩니다 . 따라서 R F 또는 R IN 값을 변경하면 연산 증폭기의 폐쇄 루프 이득을 변경할 수 있으므로 주어진 입력 신호에 대한 V OUT (I F *R f ) 값도 변경할 수 있습니다.
이 반전 연산 증폭기 예에서는 단일 입력 전압 신호를 사용했지만, 두 개 이상의 아날로그 신호를 단일 출력으로 결합하기 위해 또 다른 입력 저항을 추가하면 회로와 이득에 미치는 영향은 어떻게 될까요?
디지털-아날로그 변환기 합산 증폭기
여러 입력을 연산 증폭기의 음극 단자에 연결하면 위에서 단일 입력 회로를 합산 증폭기 , 더 정확하게 말하면 "합산 반전 전압 증폭기" 회로로 변환할 수 있습니다.
피드백 저항기에 의해 생성된 네거티브 피드백으로서 RF는 연산 증폭기의 반전 입력을 0 전위로 바이어스하므로 모든 입력 신호는 서로 전기적으로 효과적으로 절연되며 출력은 결합된 모든 입력 신호의 반전된 합이 됩니다.
따라서 반전 모드의 합산 증폭기는 임의 개수의 입력 전압에 대해 음의 합을 생성하는 반면, 비반전 합산 증폭기는 임의 개수의 입력 전압에 대해 양의 합을 생성합니다. 아래 회로를 고려하십시오.
반전 합산 증폭기 회로
위의 합산 증폭기 회로에서 출력 전압(V OUT )은 4개의 입력 전압 V IN1 , V IN2 , V IN3 및 V IN4 의 합에 비례하며 반전 증폭기 구성에 대한 원래 방정식을 수정할 수 있습니다. 위의 네 가지 새로운 입력 값을 다음과 같이 고려합니다.
그런 다음 각 입력 전압에 해당 이득을 곱하고 다음 이득에 더해 총 출력을 생성하므로 출력 전압은 4개 입력 전압의 역 스케일링 합계임을 알 수 있습니다.
모든 저항이 동일하고 동일한 값인 경우, 즉 R F = R 1 = R 2 = R 3 = R 4 이면 각 입력 채널은 단일(1)의 폐쇄 루프 전압 이득을 가지게 됩니다. 출력 전압은 다음과 같이 간단하게 제공됩니다.
V OUT = –( V IN1 + V IN2 + V IN3 + V IN4 )
따라서 이제 합산 증폭기의 4개 입력이 0 또는 5V(LOW 또는 HIGH, 0 또는 1)의 전압 값을 갖는 이진 입력이라고 가정하고 이전 입력에 비해 각 입력 저항의 저항 값을 두 배로 늘립니다. , 우리는 4비트 이진 가중 디지털-아날로그 변환기 또는 4비트 가중 D/A 변환기에 대한 기본 회로를 생성하는 이러한 4개 입력 전압의 가중 합인 출력 조건을 생성할 수 있습니다.
4개의 합산 입력을 A, B, C, D로 표시하고 RF = 1kΩ 으로 만들고 4개의 입력 저항 범위가 1kΩ에서 8kΩ(또는 그 배수)인 경우 간단한 4비트 이진 가중 아날로그 대 아날로그 변환을 구성할 수 있습니다. 그림과 같은 디지털 변환기 회로.
4비트 이진 가중 디지털-아날로그 변환기
4비트 이진수의 경우 2 4 = 16개의 가능한 조합 또는 0000 2 ~ 1111 2 범위의 A, B, C 및 D가 있으며 이는 각각 10진수 0 ~ 15에 해당합니다. 각 입력 비트의 가중치를 다른 비트에 비해 두 배로 만들면 결국 2 3 , 2 2 , 2 1 및 2 0 에 해당하는 8-4-2-1 이진 코드 비율이 됩니다 .
따라서 "D" 입력 저항을 1kΩ으로, "C" 입력 저항을 2kΩ(D의 두 배), "B" 입력 저항을 4kΩ(두 배 C), "A" 입력 저항을 설정하면 8kΩ(더블 B)에서 피드백 저항 RF 가 1kΩ으로 다시 설정된 경우 4비트 이진 가중 디지털-아날로그 변환기의 전달 특성은 다음과 같습니다.
4비트 DAC 전송 특성
따라서 TTL 전압 +5V(논리 1)가 합산 증폭기 입력 V D (최상위 비트(MSB)를 나타냄) 에 적용되면 연산 증폭기의 이득은 R F /R 4 = 1kΩ/1kΩ = 1(단위). 따라서 1000의 4비트 이진 코드가 적용되면 디지털-아날로그 변환기 회로의 출력은 -5V가 됩니다.
마찬가지로 +5V(로직 1)가 합산 증폭기 입력 V C 에 적용되면 연산 증폭기의 이득은 RF / R 3 = 1kΩ/2kΩ = 1/2(1/2)이 됩니다. 따라서 0100의 4비트 이진 코드는 -2.5V의 아날로그 출력 전압을 생성합니다.
다시 합산 증폭기 입력 V B 에 로직 "1"을 적용하면 연산 증폭기의 이득은 RF / R 2 = 1kΩ/4kΩ = 1/4(1/4)이 되며 4비트 이진 코드는 0010을 생성합니다. -1.25V의 출력 전압.
마지막으로 합산 증폭기 입력에 로직 "1"이 적용되고 최하위 비트(LSB)를 나타내는 V A가 적용되므로 연산 증폭기의 이득은 RF /R 1 = 1kΩ/8kΩ = 1/8(1/8) 이 됩니다. 4비트 이진 코드 0001을 사용하면 -0.625V의 출력 전압을 생성합니다(12.5% 분해능).
이 간단한 8-4-2-1 이진 가중 디지털-아날로그 변환기의 분해능은 이진수의 1비트 변경당 0.625V의 출력 전압 변화를 생성하며 이 출력 전압 변화를 다음과 같이 표현할 수 있습니다. 테이블.
4비트 바이너리 가중 D/A 컨버터 출력
| 디지털 입력 | V OUT 표현 | V 아웃 | |||
| 디 | 씨 | 비 | ㅏ | 1*V D + 1 / 2 *V C + 1 / 4 *V B + 1 / 8 *V A | 볼트 단위 |
| 0 | 0 | 0 | 0 | 0*5 + 0*5 + 0*5 + 0*5 | 0 |
| 0 | 0 | 0 | 1 | 0*5 + 0*5 + 0*5 + 1 / 8 *5 | -0.625 |
| 0 | 0 | 1 | 0 | 0*5 + 0*5 + 1 / 4 *5 + 0*5 | -1.25 |
| 0 | 0 | 1 | 1 | 0*5 + 0*5 + 1 / 4 *5 + 1 / 8 *5 | -1.875 |
| 0 | 1 | 0 | 0 | 0*5 + 1 / 2 *5 + 0*5 + 0*5 | -2.50 |
| 0 | 1 | 0 | 1 | 0*5 + 1 / 2 *5 + 0*5 + 1 / 8 *5 | -3.125 |
| 0 | 1 | 1 | 0 | 0*5 + 1 / 2 *5 + 1 / 4 *5 + 0*5 | -3.75 |
| 0 | 1 | 1 | 1 | 0*5 + 1 / 2 *5 + 1 / 4 * 5 + 1 / 8 * 5 | -4.375 |
| 1 | 0 | 0 | 0 | 1*5 + 0*5 + 0*5 + 0*5 | -5.00 |
| 1 | 0 | 0 | 1 | 1*5 + 0*5 + 0*5 + 1 / 8 *5 | –5.625 |
| 1 | 0 | 1 | 0 | 1*5 + 0*5 + 1 / 4 *5 + 0*5 | -6.25 |
| 1 | 0 | 1 | 1 | 1*5 + 0*5 + 1 / 4 *5 + 1 / 8 *5 | –6.875 |
| 1 | 1 | 0 | 0 | 1*5 + 1 / 2 *5 + 0*5 + 0*5 | -7.50 |
| 1 | 1 | 0 | 1 | 1*5 + 1 / 2 *5 + 0*5 + 1 / 8 *5 | -8.125 |
| 1 | 1 | 1 | 0 | 1*5 + 1 / 2 *5 + 1 / 4 *5 + 0*5 | -8.75 |
| 1 | 1 | 1 | 1 | 1*5 + 1 / 2 * 5 + 1 / 4 * 5 + 1 / 8 * 5 | -9.375 |
합산 증폭기의 반전 입력으로 인해 출력 전압이 모두 음수인 경우.
각 저항이 서로 다른 가중치를 갖도록 이진수 수와 저항성 합산 네트워크를 늘려 이진 가중 디지털-아날로그 변환기의 아날로그 출력 전압 분해능을 높일 수 있습니다.
예를 들어, TTL +5 입력이 있는 8비트 DAC는 0.039(1/128*V)V의 분해능을 생성하는 반면, 12비트 DAC는 단계당 0.00244(1/2048*V)V(1LSB)의 분해능을 생성합니다. ) 입력 바이너리(또는 비바이너리) 코드 변경.
분명한 단점은 이진 가중 저항기 DAC가 "n" 비트 DAC에 대해 광범위한 고정밀 저항기(비트당 하나)를 필요로 하므로 비트 수가 몇 개 이상인 변환기에는 비실용적이고 비용이 많이 든다는 점입니다. 해상도의.
그러나 우리는 서로 다른 값의 저항을 사용하는 이진 가중 디지털-아날로그 회로 구성에 대한 아이디어를 한 단계 더 확장하여 두 개의 정밀 저항 값, 즉 R과 2R만 필요한 R-2R 저항 래더 DAC로 변환할 수 있습니다.
디지털-아날로그 변환기 에 대한 다음 튜토리얼에서는 R-2R 디지털-아날로그 변환기가 단 두 개의 저항 값을 사용하여 디지털 이진수를 아날로그 전압 출력으로 변환하는 방법을 살펴보겠습니다 .