전자일기

연산 증폭기 빌딩 블록 연산 증폭기는 DC에서 수십 메가헤르츠까지 신호를 증폭하는 데 사용되며 다양한 연산 증폭기 구성에서 이를 수행할 수 있습니다. 우리는 저항을 기본 연산 증폭기에 연결하여 각각의 이득과 함께 다양한 반전 및 비반전 출력 및 구성을 생성할 수 있다는 것을 확인했습니다. 따라서 모두가 좀 더 쉽게 작업할 수 있도록 다양한 전자 회로와 필터를 만드는 데 사용할 수 있는 "기본" 연산 증폭기 구성 요소 목록은 다음과 같습니다. 전압 추종자 버퍼라고도 하는 전압 팔로어는 입력 신호를 증폭하거나 반전시키지 않고 대신 두 회로 사이를 분리합니다. 입력 임피던스는 매우 높지만 출력 임피던스는 낮아 회로 내의 부하 효과를 방지합니다. 출력이 입력 중 하나에 직접 다시 연결되므로 버퍼의 전체 이득은 ..

미분 증폭기 기본 연산 증폭기 미분 회로는 입력 신호의 1차 미분인 출력 신호를 생성합니다. 미분기 증폭기 회로에서 커패시터와 저항기의 위치가 바뀌었고 이제 리액턴스 XC 는 반전 증폭기의 입력 단자에 연결되고 저항기 Rf 는 정상적으로 연산 증폭기에 걸쳐 네거티브 피드백 요소를 형성합니다. 이 연산 증폭기 회로는 미분 의 수학적 연산을 수행합니다 . 즉, " 시간에 따른 입력 전압의 변화율에 정비례하는 전압 출력을 생성합니다 ". 즉, 입력 전압 신호의 변화가 더 빠르거나 클수록, 입력 전류가 커질수록 이에 대한 출력 전압 변화도 커져 "스파이크" 모양이 됩니다. 적분기 회로와 마찬가지로 연산 증폭기 전체에 RC 네트워크를 형성하는 저항기와 커패시터가 있으며 커패시터의 리액턴스( Xc )는 연산 증폭기..

적분기 증폭기 적분기 연산 증폭기는 입력 신호의 진폭과 지속 시간에 비례하는 출력 전압을 생성합니다. 이상적인 연산 증폭기 적분기는 출력 전압이 입력 전압의 음의 적분에 비례하여 수학적 적분을 시뮬레이션하는 반전 증폭기입니다. 연산 증폭기는 포지티브 또는 네거티브 피드백 증폭기의 일부로 사용할 수 있거나 입력 및 피드백 루프 모두에서 순수 저항을 사용하는 가산기 또는 감산기 유형 회로로 사용할 수 있습니다. 그러나 반전 증폭기의 순수 저항성( Rf ) 피드백 요소를 커패시터 C와 같은 리액턴스( X )가 있는 주파수 종속 복합 요소 로 변경하면 어떻게 될까요? 이 복잡한 임피던스의 결과로 주파수 범위에 걸쳐 암페어 전압 이득 전달 함수가 발생합니다. 이 피드백 저항을 커패시터로 대체함으로써 이제 아래 그..

차동 증폭기 차동 증폭기는 반전 및 비반전 입력에 존재하는 전압 차이를 증폭합니다. 차동 증폭기는 연산 증폭기의 반전 및 비반전 단자의 입력에 적용되는 두 입력 신호의 전압 차이에 비례하는 출력 전압을 생성하는 전압 감산기 회로입니다. 지금까지 연산 증폭기 입력 중 하나만 사용하여 증폭기에 연결했으며, "반전" 또는 "비반전" 입력 단자를 사용하여 단일 입력 신호를 증폭하고 다른 입력은 접지에 연결했습니다. 그러나 표준 연산 증폭기에는 반전 및 비반전의 두 가지 입력이 있으므로 신호를 이 두 입력에 동시에 연결하여 차동 증폭기라고 하는 또 다른 일반적인 유형의 연산 증폭기 회로를 생성할 수도 있습니다 . 기본적으로 연산 증폭기에 대한 첫 번째 튜토리얼에서 본 것처럼 모든 연산 증폭기는 입력 구성으로 인해..

차동 증폭기 차동 증폭기는 반전 및 비반전 입력에 존재하는 전압 차이를 증폭합니다. 차동 증폭기는 연산 증폭기의 반전 및 비반전 단자의 입력에 적용되는 두 입력 신호의 전압 차이에 비례하는 출력 전압을 생성하는 전압 감산기 회로입니다. 지금까지 연산 증폭기 입력 중 하나만 사용하여 증폭기에 연결했으며, "반전" 또는 "비반전" 입력 단자를 사용하여 단일 입력 신호를 증폭하고 다른 입력은 접지에 연결했습니다. 그러나 표준 연산 증폭기에는 반전 및 비반전의 두 가지 입력이 있으므로 신호를 이 두 입력에 동시에 연결하여 차동 증폭기라고 하는 또 다른 일반적인 유형의 연산 증폭기 회로를 생성할 수도 있습니다 . 기본적으로 연산 증폭기에 대한 첫 번째 튜토리얼에서 본 것처럼 모든 연산 증폭기는 입력 구성으로 인해..

합산 증폭기 합산 증폭기는 두 개 이상의 입력에 존재하는 전압을 단일 출력 전압으로 결합하는 데 사용되는 또 다른 유형의 연산 증폭기 회로 구성입니다. 이전에 반전 연산 증폭기에서 반전 증폭기의 단일 입력 전압(Vin)이 반전 입력 단자에 적용되는 것을 보았습니다. 원래 입력 저항과 값이 동일한 더 많은 입력 저항을 입력에 추가하면(Rin) 그림과 같이 합산 증폭기 , " 합산 인버터 " 또는 " 전압 합산기 " 회로라고 하는 또 다른 연산 증폭기 회로가 생성됩니다. 아래에. 합산 증폭기 회로 이 간단한 합산 증폭기 회로에서 출력 전압(Vout)은 이제 입력 전압 V 1 , V 2 , V 3 등 의 합에 비례하게 됩니다 . 그런 다음 반전 증폭기에 대한 원래 방정식을 수정하여 고려할 수 있습니다. 이러한..

합산 증폭기 합산 증폭기는 두 개 이상의 입력에 존재하는 전압을 단일 출력 전압으로 결합하는 데 사용되는 또 다른 유형의 연산 증폭기 회로 구성입니다. 이전에 반전 연산 증폭기에서 반전 증폭기의 단일 입력 전압(Vin)이 반전 입력 단자에 적용되는 것을 보았습니다. 원래 입력 저항과 값이 동일한 더 많은 입력 저항을 입력에 추가하면(Rin) 그림과 같이 합산 증폭기 , " 합산 인버터 " 또는 " 전압 합산기 " 회로라고 하는 또 다른 연산 증폭기 회로가 생성됩니다. 아래에. 합산 증폭기 회로 이 간단한 합산 증폭기 회로에서 출력 전압(Vout)은 이제 입력 전압 V 1 , V 2 , V 3 등 의 합에 비례하게 됩니다 . 그런 다음 반전 증폭기에 대한 원래 방정식을 수정하여 고려할 수 있습니다. 이러한..

비반전 연산 증폭기 연산 증폭기 회로의 두 번째 기본 구성은 비반전 연산 증폭기 설계의 구성입니다. 비반전 연산 증폭기 구성에서 입력 전압 신호( V IN )는 비반전( + ) 입력 단자에 직접 적용됩니다. 이는 증폭기의 출력 이득이 "+" 값과 대조적으로 "양수"가 됨을 의미합니다. 출력 이득 값이 음수인 마지막 튜토리얼에서 본 반전 증폭기” 회로입니다. 그 결과 출력 신호가 입력 신호와 "동위상"이 됩니다. 비반전 연산 증폭기의 피드백 제어는 Rf – R2 전압 분배기 네트워크를 통해 출력 전압 신호의 작은 부분을 반전( – ) 입력 단자 에 다시 적용하여 다시 네거티브 피드백을 생성함으로써 달성됩니다. 이 폐쇄 루프 구성은 매우 우수한 안정성, 매우 높은 입력 임피던스, 양극 입력 단자로 전류가 흐..

비반전 연산 증폭기 연산 증폭기 회로의 두 번째 기본 구성은 비반전 연산 증폭기 설계의 구성입니다. 비반전 연산 증폭기 구성에서 입력 전압 신호( V IN )는 비반전( + ) 입력 단자에 직접 적용됩니다. 이는 증폭기의 출력 이득이 "+" 값과 대조적으로 "양수"가 됨을 의미합니다. 출력 이득 값이 음수인 마지막 튜토리얼에서 본 반전 증폭기” 회로입니다. 그 결과 출력 신호가 입력 신호와 "동위상"이 됩니다. 비반전 연산 증폭기의 피드백 제어는 Rf – R2 전압 분배기 네트워크를 통해 출력 전압 신호의 작은 부분을 반전( – ) 입력 단자 에 다시 적용하여 다시 네거티브 피드백을 생성함으로써 달성됩니다. 이 폐쇄 루프 구성은 매우 우수한 안정성, 매우 높은 입력 임피던스, 양극 입력 단자로 전류가 흐..

반전 연산 증폭기 반전 연산 증폭기 구성은 가장 간단하고 가장 일반적으로 사용되는 연산 증폭기 토폴로지 중 하나입니다. 반전 연산 증폭기는 기본적으로 이득이 항상 음수이므로 음의 출력 전압을 생성하는 일정 또는 고정 이득 증폭기입니다. 우리는 지난 튜토리얼에서 연산 증폭기의 개방 루프 게인 (A VO )이 1,000,000(120dB) 이상으로 매우 높을 수 있다는 것을 확인했습니다. 그러나 이 매우 높은 이득은 증폭기를 불안정하게 만들고 가장 작은 입력 신호(몇 마이크로볼트(μV)만으로도 출력 전압을 포화되어 출력에 대한 완전한 제어를 상실하는 전압 공급 레일 중 하나 또는 다른 쪽으로 스윙합니다. 연산 증폭기의 개방 루프 DC 이득은 매우 높기 때문에 증폭기 전체에 걸쳐 출력 단자에서 반전 입력 단자..