대부분의 집적 회로는 MOS(CMOS) 트랜지스터를 기반으로 하는 디지털입니다 . 1960년대 후반부터 2년마다 기하학적 축소가 발생하여 회로 밀도가 증가했습니다. 즉, 동일한 공간에서 더 낮은 비용으로 더 많은 회로를 구축할 수 있습니다. 이 글을 쓰는 시점(2006년)에 MOS 트랜지스터 게이트 길이는 최첨단 생산의 경우 65nm이며 1년 이내에 45nm가 예상됩니다. 65nm에서 누설 전류가 분명해졌습니다. 45nm에서 이 누설을 최소화하기 위해 엄청난 혁신이 필요했습니다. MOS 트랜지스터의 축소는 20~30nm에서 끝날 것으로 예상됩니다. 그러나 일부에서는 1~2nm가 한계라고 생각합니다. 광석판술 또는 기타 석판술 기술은 계속 개선되어 점점 더 작은 기하학적 구조를 제공할 것입니다. 그러나 기..