적분기 증폭기
적분기 연산 증폭기는 입력 신호의 진폭과 지속 시간에 비례하는 출력 전압을 생성합니다.
이상적인 연산 증폭기 적분기는 출력 전압이 입력 전압의 음의 적분에 비례하여 수학적 적분을 시뮬레이션하는 반전 증폭기입니다.
연산 증폭기는 포지티브 또는 네거티브 피드백 증폭기의 일부로 사용할 수 있거나 입력 및 피드백 루프 모두에서 순수 저항을 사용하는 가산기 또는 감산기 유형 회로로 사용할 수 있습니다.
그러나 반전 증폭기의 순수 저항성( Rf ) 피드백 요소를 커패시터 C와 같은 리액턴스( X )가 있는 주파수 종속 복합 요소 로 변경하면 어떻게 될까요? 이 복잡한 임피던스의 결과로 주파수 범위에 걸쳐 암페어 전압 이득 전달 함수가 발생합니다.
이 피드백 저항을 커패시터로 대체함으로써 이제 아래 그림과 같이 일반적으로 Op-amp 적분기 회로라고 불리는 또 다른 유형의 연산 증폭기 회로를 생성하는 연산 증폭기 피드백 경로에 연결된 RC 네트워크를 갖게 됩니다.
연산 증폭기 적분기 회로
이름에서 알 수 있듯이 연산 증폭기 적분기는 적분 의 수학적 연산을 수행하는 연산 증폭기 회로입니다 . 즉, 연산 증폭기 적분기가 출력 전압 을 생성할 때 출력이 시간 경과에 따른 입력 전압의 변화에 응답하도록 할 수 있습니다. 이는 입력 전압의 적분에 비례합니다 .
즉, 출력 신호의 크기는 필요한 네거티브 피드백이 커패시터를 통해 발생할 때 피드백 루프를 통과하는 전류가 커패시터를 충전하거나 방전할 때 입력에 전압이 존재하는 시간의 길이에 의해 결정됩니다.
적분증폭기의 입력에 스텝전압 Vin 이 처음 인가되면, 충전되지 않은 커패시터 C 는 저항이 거의 없으며 입력 저항을 통해 최대 전류가 흐르도록 하는 단락 회로처럼 작용합니다. Rin은 두 커패시터 사이에 전위차가 존재하기 때문입니다. 접시 두 개. 증폭기 입력에는 전류가 흐르지 않으며 지점 X 는 가상 접지이므로 출력이 0이 됩니다. 이 시점에서 커패시터의 임피던스가 매우 낮기 때문에 X C /R IN 의 이득 비율 도 매우 작아서 전체 전압 이득이 1 미만이 됩니다(전압 팔로워 회로).
피드백 커패시터인 C는 입력 전압의 영향으로 충전되기 시작하고, 임피던스 Xc 는 충전 속도에 비례하여 천천히 증가합니다. 커패시터는 직렬 RC 네트워크의 RC 시상수( τ )에 의해 결정되는 속도로 충전됩니다. 네거티브 피드백은 연산 증폭기가 연산 증폭기의 반전 입력에서 가상 접지를 유지하는 출력 전압을 생성하도록 합니다.
연산 증폭기의 반전 입력(가상 접지 전위)과 연산 증폭기의 출력(현재 음수) 사이에 커패시터가 연결되어 있으므로 커패시터에 발생하는 전위 전압 Vc가 서서히 증가하여 충전 전류가 감소합니다. 커패시터의 임피던스가 증가함에 따라. 이로 인해 Xc/Rin 의 비율이 증가하여 커패시터가 완전히 충전될 때까지 계속 증가하는 선형적으로 증가하는 램프 출력 전압을 생성합니다.
이 시점에서 커패시터는 개방 회로로 작용하여 더 이상 DC 전류의 흐름을 차단합니다. 입력 저항에 대한 피드백 커패시터의 비율( X C /R IN )은 이제 무한하여 이득이 무한해집니다. 이 높은 이득(연산 증폭기 개방 루프 이득과 유사)의 결과로 증폭기의 출력은 아래와 같이 포화 상태가 됩니다. (포화는 증폭기의 출력 전압이 하나의 전압 공급 레일 또는 다른 전압 공급 레일로 심하게 스윙할 때 발생하며 그 사이에 제어가 거의 또는 전혀 없습니다.)
출력 전압이 증가하는 속도(변화율)는 저항과 커패시터의 값인 " RC 시상수 "에 의해 결정됩니다. 예를 들어 커패시터 C 또는 저항 R 값을 변경하여 이 RC 시상수 값을 변경하면 출력 전압이 포화에 도달하는 데 걸리는 시간도 변경할 수 있습니다.
적분기 증폭기 의 입력에 구형파와 같이 지속적으로 변화하는 입력 신호를 적용하면 커패시터는 입력 신호의 변화에 따라 충전 및 방전됩니다. 결과적으로 출력 신호는 저항기/커패시터 조합의 RC 시간 상수에 의해 출력이 영향을 받는 톱니파형 신호가 됩니다. 그 이유는 더 높은 주파수에서 커패시터가 완전히 충전되는 데 걸리는 시간이 짧기 때문입니다. 이러한 유형의 회로는 램프 생성기 라고도 하며 전달 함수는 아래와 같습니다.
램프 생성기
우리는 첫 번째 원리를 통해 커패시터 플레이트의 전압은 커패시터의 전하를 커패시턴스로 나눈 Q/C 와 동일하다는 것을 알고 있습니다 . 그러면 커패시터 양단의 전압이 출력 Vout이 됩니다 . 따라서 -Vout = Q/C 입니다. 커패시터가 충전 및 방전되는 경우 커패시터 양단의 전압 충전 속도는 다음과 같습니다.
그러나 dQ/dt 는 전류이고 적분 연산 증폭기의 반전 입력 단자에서 노드 전압은 0이므로 X = 0 이므로 입력 저항을 통해 흐르는 입력 전류 I(in) Rin 은 다음과 같이 주어진다.
피드백 커패시터 C 를 통해 흐르는 전류는 다음과 같이 주어진다.
연산 증폭기의 입력 임피던스가 무한대(이상적인 연산 증폭기)라고 가정하면 연산 증폭기 단자에는 전류가 흐르지 않습니다. 따라서 반전 입력 단자의 노드 방정식은 다음과 같이 제공됩니다.
여기에서 우리는 Op-amp Integrator 에 대한 이상적인 전압 출력을 다음과 같이 도출합니다.
수학을 조금 단순화하기 위해 다음과 같이 다시 작성할 수도 있습니다.
여기서: Ω = 2πf 이고 출력 전압 Vout은 시간에 대한 입력 전압 V IN 적분의 상수 1/RC 배 입니다 .
따라서 회로는 이득 상수가 -1/RC인 반전 적분기의 전달 함수를 갖습니다. 마이너스 기호( - ) 는 입력 신호가 연산 증폭기의 반전 입력 단자에 직접 연결되므로 180o 위상 편이를 나타 냅니다 .
AC 또는 연속 연산 증폭기 통합기
위의 구형파 입력 신호를 다양한 주파수의 사인파 입력 신호로 변경하면 연산 증폭기 적분기는 적분기처럼 작동하지 않고 활성 "저역 통과 필터"처럼 동작하기 시작하여 높은 신호를 감쇠시키면서 낮은 주파수 신호를 전달합니다. 주파수.
제로 주파수(0Hz) 또는 DC에서 커패시터는 리액턴스로 인해 개방 회로처럼 작동하여 모든 출력 전압 피드백을 차단합니다. 결과적으로 출력에서 다시 증폭기 입력으로 부정적인 피드백이 거의 제공되지 않습니다.
따라서 피드백 경로에 단일 커패시터 C 만 있으면 제로 주파수에서 연산 증폭기는 매우 높은 개방 루프 이득을 갖는 일반 개방 루프 증폭기로 효과적으로 연결됩니다. 이로 인해 연산 증폭기가 불안정해져서 바람직하지 않은 출력 전압 조건이 발생하고 전압 레일 포화가 발생할 수 있습니다.
이 회로는 지속적으로 충전 및 방전되는 커패시터와 병렬로 높은 값의 저항을 연결합니다. 커패시터 C 양단에 피드백 저항 R 2 를 추가하면 회로에 R 2 /R 1 로 주어진 유한 폐쇄 루프 전압 이득을 갖는 반전 증폭기의 특성이 제공됩니다 .
결과적으로 고주파수에서는 용량성 리액턴스가 증폭기 이득을 감소시키는 효과로 인해 커패시터가 피드백 저항기 R 2 를 단락시킵니다. 정상 작동 주파수에서 회로는 표준 적분기로 작동하는 반면, 0Hz에 가까운 매우 낮은 주파수에서는 리액턴스로 인해 C가 개방 회로가 될 때 전압 이득의 크기가 다음 비율로 제한되고 제어됩니다. R 2 /R 1 .
DC 이득 제어 기능을 갖춘 AC 연산 증폭기 통합기
어떤 순간의 출력 전압이 파형의 적분이 되어 입력이 구형파일 때 출력 파형은 삼각형이 되는 위의 DC 적분기 증폭기와는 달리. AC 적분기의 경우 정현파 입력 파형은 코사인파를 생성하는 입력과 90도 위상이 다른 출력 으로 또 다른 사인파를 생성합니다.
또한 입력이 삼각형이면 출력 파형도 정현파입니다. 그러면 이는 이전에 필터 섹션 자습서에서 볼 수 있듯이 코너 주파수가 다음과 같이 지정된 능동형 저역 통과 필터의 기초를 형성합니다.
연산 증폭기에 대한 다음 튜토리얼에서는 미분 증폭기라고 불리는 위의 연산 증폭기 적분기 회로 의 반대 또는 보완인 또 다른 유형의 연산 증폭기 회로를 살펴보겠습니다 .
이름에서 알 수 있듯이 미분 증폭기는 미분의 수학적 연산인 출력 신호를 생성합니다. 즉, 입력 전압의 변화율과 입력 커패시터를 통해 흐르는 전류에 비례하는 전압 출력을 생성합니다.